دانلود فایل با شمار فاکتور

لطفا شماره فاکتور خود را درج نمایید


جدیدترین لغات واژه‌نامه

آمار بازدیدکنندگان

بازدید امروز :1225
بازدید روز گذشته :480
بازدید این هفته :6362
بازدید این ماه :22468
مجموع آمار بازدید ها :337721

عنوان محصول: یک معماری کارآمد برای تست انباشتگر مبتنی بر تولید زوج SIC

دسته‌بندی: مقالات ترجمه شده رشته الکترونیک
تاریخ انتشار: چهارشنبه 31 فروردين 1396
یک معماری کارآمد برای تست انباشتگر مبتنی بر تولید زوج SIC یک معماری کارآمد برای تست انباشتگر مبتنی بر تولید زوج SIC
توضیحات مختصر:

تحقیقات انجام شده در طول سال‌ها نشان داده است که استفاده از تک ورودی تغییر (SIC) جفت الگوهای تست متوالی، به عنوان مثال تست خطای گیر باز (stuck-open) و تاخیر بسیار کارآمد است. در این مقاله، معماری جدید برای نسل جفت SIC ارائه شده است. اجرای پیشنهاد براساس معماری افزایشگر (جمع کننده) لینگ است که مع...

یک معماری کارآمد برای تست انباشتگر مبتنی بر تولید زوج SIC یک معماری کارآمد برای تست انباشتگر مبتنی بر تولید زوج SIC


قیمت قیمت : 16500 تومان
تخفیف تخفیف ویژه شب یلدا تا کریسمس : 10 درصد
قیمت نهایی قیمت نهایی: 14850 تومان
155 بازدید
کد مقاله: TTC- 3448
نوع فایل : docx
لینک دانلود فایل خریداری شده بلافاصله بعد از خرید موفق فعال خواهد شد.
Journal: Elsevier

An efficient architecture for accumulator-based test generation of SIC pairs
Abstract

Research conducted over the years has shown that the application of single input change (SIC) pairs of test patterns for sequential, i.e. stuck-open and delay fault testing is extremely efficient. In this paper, a novel architecture for the generation of SIC pairs is presented. The implementation of the proposed architecture is based on Ling adders that are commonly utilized in current data paths due to their highoperating speed. Since the timing characteristics of the adder are not modified, the presented architecture provides a practical solution for the built-in testing of circuits that contain such adders.

Keywords: BIST, Two-patterntesting, Delay faulttesting, Stuck-opentesting, Ling adders.

چکیده

تحقیقات انجام شده در طول سال‌ها نشان داده است که استفاده از تک ورودی تغییر (SIC) جفت الگوهای تست متوالی، به عنوان مثال تست خطای گیر باز (stuck-open) و تاخیر بسیار کارآمد است. در این مقاله، معماری جدید برای نسل جفت SIC ارائه شده است. اجرای پیشنهاد براساس معماری افزایشگر (جمع کننده) لینگ است که معمولا در حال حاضر در مسیرهای داده با توجه به سرعت عملیاتی بالا مورد استفاده است. از آنجا که ویژگی‌های زمان از جمع تغییر نمی‌کند، معرفی معماری فراهم می‌کند یک راه حل عملی برای تست ساخته شده است در مدار که حاوی افزایشگر (جمع کننده) این چنین است.

کلمات کلیدی: BIST، تست دو الگو، تست گسل تاخیر، Stuck-opentesting,، جمع کننده لینک.

تعداد صفحات انگلیسی تعداد صفحات انگلیسی:9 صفحه
تعداد صفحات فارسی تعداد صفحات فـارسـی:19 صفحه

  • آدرس: تبریز، خیابان خاقانی، پاساژ خاقانی، پلاک 119
  • تلفن  تماس: 09016347107
  • تلفن  ثابت : 35250068-041
  •  Mailttcenterاین آدرس ایمیل توسط spambots حفاظت می شود. برای دیدن شما نیاز به جاوا اسکریپت دارید : آدرس  ایمیل
  • @zoodyab :آدرس تلگرام
مرکز  تخصصی  تلاش ترجمه از  سال  1385 شروع به کار نموده است  و تا کنون بیش از ده هزار ترجمه در رشته ها و زمینه های مختلف توسط متخصصین این مرکز انجام  شده  است.

تمامی ترجمه‌های انجام شده توسط موسسه تخصصی تلاش ترجمه، به صورت دستی (غیرماشینی) بوده و توسط مترجمین با سابقه انجام می‌شوند. ترجمه‌های انجام شده توسط موسسه تلاش ترجمه در قالب فایل Word و به صورت کاملا روان و بازخوانی شده و با ضمانت بازگشت وجه 72 ساعته (در صورت عدم رضایت از ترجمه) خدمت مشتریان محترم ارائه می‌شود.

Scroll to top